先進製程（chéng）走到（dào）3nm、2nm，單片大芯片的流片成本已經高到離譜，良（liáng）率還往下掉。行業給出的解法是Chiplet——把大芯片拆成若幹功能芯粒，各自用最適合的工藝做（zuò），再封裝在一起。這套架構能不能跑通，全（quán）看D2D（Die-to-Die）互連技術（shù）。

D2D就（jiù）是封裝（zhuāng）內部芯粒之間的通信通道。跟咱們熟悉的PCIe、以太網完全不是（shì）一回事——那些是板級或機箱（xiāng）級別的（de）長（zhǎng）距互（hù）連，D2D隻跑5~20mm，在封裝基板上完成（chéng）數據傳（chuán）輸。

D2D和傳統互連到底差（chà）在哪？

傳統SerDes方案跑長鏈路，需要複雜的（de）編解碼、時鍾同步、信號均衡，功耗和（hé）時延都高。D2D針對封裝內的短距場景，完全不用這套打（dǎ）法：

• 傳輸距離短，沒有長距損耗壓力

• 省掉複雜SerDes架構，時延壓到納秒級（jí）

• 靠微凸點陣列並行推數據（jù），帶寬密度吊打傳統接口（kǒu）

• 功耗能（néng）降到亞pJ/bit級別

• 針對封裝走線的微小skew和串擾做專項優化

兩條（tiáo）技術路線，選（xuǎn）哪（nǎ）個？

目（mù）前行業所有D2D方案，歸根到（dào）底就是兩條路。

第一條是並行源同（tóng）步，代表（biǎo）是BoW（OCP開源）、Intel AIB、OpenHBI。核心思路（lù）是“低（dī）速多線、並行堆疊”，不走SerDes，靠大量單（dān）端數據線+同步時鍾硬堆帶寬。優點是時延極低、功耗極小（xiǎo），普通有機封裝就能跑；缺點是Bump消耗大，並行通（tōng）道的skew管控難度高，基本隻能自家芯粒配（pèi）對用。適合自研AI芯片。

第二條是（shì）高速串行，代表就是UCIe。沿用差分SerDes架構，配套完整協議（yì）棧，兼容PCIe/CXL，主打跨廠商互通。優點是協議成熟、生態完善，誰（shuí）家芯粒都（dōu）能接；缺點是（shì）多了編解碼和SerDes功耗，時延也比並行方案略高。適合（hé）多（duō）廠商異構（gòu）集成。

工程上真正頭疼的問題

並行（háng）方案最麻（má）煩（fán）的是時序skew——幾百條單端並行線（xiàn），走線長度、介質厚度、Bump寄生差異一累積，時序（xù）偏移就會導致采樣錯誤。加上大規模信號同時翻轉產生的SSN同（tóng）步開關噪聲（shēng），電源幹擾嚴重，得靠DBI編碼來救（jiù）。

串行方案這邊，高頻信（xìn）號完整（zhěng）性是主要矛盾。損耗、串擾、阻抗不連續、諧振失真，一（yī）個都不能忽略。還得適配PCIe/CXL協議（yì）棧，鏈路訓練和均衡（héng）調試的複雜度遠高於純PHY層方案。

選型建議（工程（chéng）落地版）

• 自研AI加速器（qì）、內部芯粒拆分→BoW，低時延低功耗，成本可控

• 多廠商異構芯（xīn）粒集成→UCIe，通用性強，生態兼容性好

• Intel體係內（nèi）自研→AIB，工藝成熟，量產穩

趨勢方向

並行路線在優化skew和（hé）Bump效率，串（chuàn）行路線在往下壓SerDes功耗和時延。光電融合D2D、混合鍵合超短距（jù）互連也在（zài）逐步落地（dì），進一步突破電互連的帶寬（kuān）天花板。

最後說句實在話

無論走（zǒu）哪條D2D路線（xiàn），封裝基板上的（de）高速信號完整性都（dōu）是繞不過去的坎。走線阻抗怎麽控、skew怎麽匹配、SSN噪聲怎麽隔離，這些直接決定了芯粒能不能穩定跑起來。

色多多网站（bó）PCB板廠在封裝級基板和高頻高速PCB領域有多年積累，無論是並行（háng）路（lù）線的等長匹配與skew管控，還是串行路線的阻（zǔ）抗連續性與損耗控製，都能（néng）提供從仿真到量（liàng）產的完整支持。如果（guǒ）大家在Chiplet方案的PCB/基板設計上遇到信號完（wán）整性難題，歡迎來交流。

特別聲明：本文部分內容由（yóu）AI生成（chéng），僅為行業（yè）技術參考，不構成專業商用指導與投資依（yī）據。