走線熙熙，汲（jí）汲交期；走線攘攘，亟亟（jí）歸檔。

項目伊（yī）始，高速先生的內心其實（shí）是（shì）抗拒的，因為實在看不出（chū）仿真（zhēn）的必要：目標信號是DDR3L，數據速率（lǜ）最高800Mbps，地址控製類信號走（zǒu）線拓撲為一（yī）拖二、T型拓撲。信號普通、速率尋常、拓撲簡單。

架不住客戶的一再堅持，加上前（qián）期項目介（jiè）入階段，客戶言辭閃爍，提供PCB文件時也不大爽快，似乎有難（nán）言之隱，高（gāo）速（sù）先生漸生警覺——事情（qíng）可能並（bìng）沒有想象的那麽簡單。客戶最終還是提供了單板文件，不過一直強調是外協設計的。

打（dǎ）開板子仔細查（chá）看，卻是險象環生，高速先生精神為之一振，心裏大概有了譜。雖然有了預判，不（bú）過，對於如此不走（zǒu）尋常路的設計以前隻是耳聞，今日一（yī）見，難免（miǎn）興奮，實在想看看仿（fǎng）真結果與預期是否一（yī）致。

考慮選擇地址控製類信號作為仿真對象，之所以這麽做（zuò）除了因為該單板的此類信號布線激進，另一個原因是相對於（yú）絕大多數數據信號的點到點拓撲（pū），地址（zhǐ）控製類信（xìn）號通常（cháng）是一拖多，而且沒（méi）有數（shù）據信號對應的片內端接來減小反射，因（yīn）此出問題的概率（lǜ）相（xiàng）對較大（dà）。先看DDR3L地址控製類走線最長的信號波形（如下圖（tú））：高低電平分明，滿足閾值要求，邊沿單調（diào），沒有回溝，整體看來雖然有輕微的過（guò）衝和振鈴，不是十分完美，也算比較正常。

難道（dào）就這樣（yàng）愉快的PASS了？不，還沒到重（chóng）點。因為通道整體仿真的結果會讓（ràng）你得出截然相反的結（jié）論！不信請看同組地址信號同時運行時黯然失色的眼圖：仿佛熬夜之後勉強睜開的眼睛，布滿血絲（sī），感受到他的疲憊了嗎？

不好意思，放錯圖了，應該是（shì）這張。

單拎出來的（de）信號質（zhì）量沒問題，同組信號一起運行卻（què）不給（gěi）力，想必一直（zhí）關注（zhù）高速先生公眾號的朋友已經想到（dào）了答案（àn）：串擾！是的，高速（sù）先生也這麽想。尤其是在高速先生新（xīn）近推出（chū）一期關於層間串擾的短視頻之後，串擾問題（tí）更是引起（qǐ）了不少人的關注，詳情識別右下方二維碼： 

回到本期案例，繼續抽（chōu）絲（sī）剝繭。仔細觀察DDR3L地（dì）址信號走線之間的間距就能發（fā）現端倪：線寬0.1mm，相鄰走線air-gap也是0.1mm！而且還不是零散的個別現象，整個通道的地址控製類信（xìn）號都是如此（cǐ）處理。

當然了，以上關於串擾的推斷還隻是大膽的假設，下麵就需要（yào）小心的求證（zhèng）。既然懷疑問題的症結在於串擾，那麽對比不同程度的串（chuàn）擾對通道信號的影響最具有說服力（lì）。好在仿真的時候可以調整串擾係數，這樣就不必等客戶提供不同的PCB版本來逐一驗證。提取參數時通過調整（zhěng）串擾係數（shù），先將串擾降低為原版本的75%，由於振鈴的減小，眼睛中的“血絲”開始減少，眼圖如下：

繼（jì）續調整（zhěng）串擾係數，將串擾減小至原設計的50%，信號振鈴進一步減小，眼圖（tú）逐漸恢複正常。

直接將串擾減小到原設計的5%，整個眼圖都變的精神抖擻，十分清爽。

通過仿（fǎng）真反饋（kuì），客戶最終（zhōng）還（hái）是把DDR3L的（de）走線中心距調整至3W，線距（jù）調整後的通道仿真結果達到了預期的要求。

後來才了解到，初始版本PCB是客戶的一個Layout新手設計，初生牛犢不怕虎，加上交期的壓力，走線（xiàn）約束設置出現（xiàn）偏差，於是就出現了這麽（me）一版試探（tàn）信號底線的（de）設計，相信（xìn）經過這次返工的煎熬，串（chuàn）擾對這名Layout攻城獅而言不會再是書本上蒼白的理論。正所謂：走線熙熙，急趕交期；走線攘攘，串擾飆漲。隻是，有多少走線可以重來，有多少單板經得（dé）起等待（dài）？