高速先生（shēng）成員--黃剛

高速先生在過去的10年內，基本上做遍了不同拓撲結構，不同主控芯片，不同顆（kē）粒類型的DDR4設計（jì）和仿真。從這兩年開（kāi）始（shǐ），DDR5的仿真（zhēn）慢慢變多了，在從DDR4切換到DDR5的過程中，信號速率翻了一番，從仿真中也發現了很（hěn）多不同的設計（jì）差異點。像地址控製信號（hào）增加（jiā）了ODT、數據DQ信（xìn）號多了DFE均衡模塊，這些都在之前普及DDR5基礎知識的文章中有（yǒu）介紹到了。那麽（me）今天Chris說點沒說過的差異點，講講比（bǐ）較重要的（de）一（yī）根信號，那就是地（dì）址組（zǔ）的（de）時鍾CLK信號，看看它對比於DDR4的CLK有（yǒu）什麽明顯的差異哈（hā）！

下麵就拿一個Rdimm上的DDR5設計給（gěi）大家展開說說，首先我們開門見山，直（zhí）接（jiē）看看這根一拖多的CLK時鍾信號在layout後的樣（yàng）子，就（jiù）是長下麵那樣。

乍一看，也沒（méi）啥特別的，不也還是差分線，不也還是從頭拖到尾，和地（dì）址控製信號（hào）一樣（yàng）的拓撲結（jié）構嘛！真的是（shì）這樣嗎（ma）？難道大家就沒發現這根CLK時鍾信號比旁（páng）邊的地址信號粗很多嗎？

哦！！！好像還真是（shì），根據（jù）傳輸線的阻（zǔ）抗原理，同樣情況下（xià）線（xiàn）寬比較粗，那就是說明CLK的差分阻抗比較低啊！！到底有多低呢？我們說了不算，協議說了算（suàn）哈。我們翻翻DDR5的行業（yè）協議（yì），上麵是這樣說的：單（dān）端25歐姆，那差（chà）分信號就是50歐姆（mǔ）（理（lǐ）論上還會小於50歐姆，因為有耦合）啦！

這（zhè）不是和DDR4的時（shí）鍾（zhōng）設（shè）計有巨大甚至（zhì）有點不能理解的差異了嗎？DDR4的時鍾信號一般是80到100歐姆，還算是一個比較正常的差分阻（zǔ）抗，為啥到了DDR5突然要比較特殊，差分阻抗直接砍一半那麽離譜！

Chris知（zhī）道你們不理解，那就幫你們理解（jiě）下？很簡（jiǎn）單，我們對比下把CLK信號做成上麵的50歐姆的差分線和正常像下麵那樣的DDR4的80歐姆的時鍾信（xìn）號質量就知道了！下圖是按（àn）照DDR4的CLK做法，控製80歐姆的時鍾信號設計，肉眼看過（guò）去，是（shì）不是（shì）走線線寬就（jiù）細了很多呢？

那麽我們仿真下（xià）看看兩（liǎng）種不同阻抗下的時鍾信號質量？首先我們看看常規按照80歐姆（mǔ）差分線設計的時鍾信號質量，重點關注（zhù）末端的這個顆粒（lì），仿真結果如下所示：

感覺上也……還行啊（ā），時鍾沒有回溝，唯一（yī）要吐槽的可能就是時鍾的幅度有一點低（dī），協議的要求是峰峰值120mV，能過，但（dàn）裕量感覺不是很多！

要（yào）不我們再看看CLK時鍾設計為差分50歐姆的結果？不（bú）賣關（guān）子，直接（jiē）給出，如下所示：

哇！！！這個時鍾的信號質量感覺更完美了，波形本身反射更小，而且時鍾的幅度更高了。把差分80歐姆的常規設計和50歐姆（mǔ）的（de）特殊設計的時鍾信號波形擺到一起來看，對比就更明顯（xiǎn）了。

看來升級到DDR5之後，的確是有很多區別於DDR4的設計點哈！就像本文這個例子一樣，一條平平無奇的CLK時鍾信號（hào），居然還能通過阻抗變化來提升它的信號（hào）質量。看來速率高了之後，DDR的設計難度還是會不斷增大，這也促使行業內去研究更多更新穎的設計點去不斷優化，讓內存的速率能越（yuè）做越高哈！