高速先生成員--周偉（wěi）

華為高速信號研究團隊在DesignCon 2026上發表的論文《PAM6 vs. PAM8 - a Few Considerations more》，對比了448Gps高速信號速率下兩種編碼技術的優劣，隨後2026年5月25日，華為公司董（dǒng）事、半導體（tǐ）業務部總（zǒng）裁何庭波在國際電路（lù）與係統研（yán）討會（ISCAS 2026）的（de）主旨演講中，正式提出了指導半導體產業發展的新原則——“韜（τ）定（dìng）律”。這條（tiáo）以“時間縮微”為核心（xīn）的新路徑，意在（zài）突（tū）破（pò）傳統“摩爾定律”以“幾何縮（suō）微”（不斷縮小晶體管尺寸）為主的發展瓶頸。而“韜（tāo）（τ）定律”的核心思想（xiǎng）是 “時間縮微” ——壓縮信號傳播、數據搬運與係統協同所消耗的時間來提升性能，而非簡單依賴縮小晶（jīng）體管的幾何尺寸。為實現上述目標，華為推出了其核心技術——邏（luó）輯折疊（Logic Folding）。它的技術本質（zhì）不是簡單的芯片堆疊（dié），而是一種係統級的拓撲重組，它（tā）打破了傳統的二維（wéi）平麵設計，為了實現更多（duō）的功能不是將芯片越（yuè）做越大或是將晶體管越縮越小，而是將電路的關鍵邏輯模塊在三維空間中進行垂直布局。這（zhè）一技術好比將一個攤開的“平（píng）麵城市”改造為擁有大量垂直交通的“立體城市”，通過（guò）縮短模塊間的物理距離，極（jí）大地壓縮（suō）信號傳輸時間。

有意（yì）思的（de）是，這種時間壓縮的理念，不僅適用於芯片內部，也能恰當地解釋我們今天要說的 PAM調製技術的演進邏輯：從PAM4到PAM6再到PAM8，每單位時間（jiān）內塞入更多信息的演進路徑（jìng），正與“時間縮微”的理念不謀而（ér）合。

如下（xià）圖所示，從PAM4到PAM6再到PAM8，相當於在各自同一時間窗口內堆積更多的眼圖（tú），相對於（yú）NRZ傳輸一定數量的數（shù）據需要更多的（de）時間，而通過PAMx編碼後，同一時間傳（chuán）輸更（gèng）多的數據，提升了信號的傳（chuán）輸速率和效（xiào）率（時間微縮）。這種方式也可以和物理芯片在三維空間中的重新布局一樣，它們都遵循著同一個核心（xīn）邏輯：當物理（lǐ）資源的（de）擴張（如芯片製程或信道帶寬）逼近極限時，通過在同一個時間單位（wèi）內“壓縮”或“塞入”更多信息，來提（tí）升性能，所以說完美契合了“韜（τ）定律”的核心（xīn）思想。

（圖片摘自DCON26_PAPER_Track07_400GChannelsforAIApplicationsPassiveActiveCopperCableAssembliestoEnableScaleUpScaleOut_212_31.pdf）

PAM技術主要通過在一（yī）個符號周期內使用更多電壓電平來傳輸更多比特，從而在（zài）單位時間內傳（chuán）輸更（gèng）多數據。PAM4使用4個電平，一個符號代表2個比特。相（xiàng）比（bǐ）之（zhī）下（xià），PAM6使（shǐ）用6個電平，一個符號代表約2.585比特；PAM8使用8個電平，一個符（fú）號可代表完整（zhěng）的3個比特。

為了實現448Gbps的超高單（dān）通道速率（lǜ），業界開始評估PAM4、PAM6和PAM8三種備選方案。在完全相同的傳輸速率下（448Gbps），它們采（cǎi）用了不同（tóng）的技術組合：

 PAM4通過最高（gāo）速的時鍾來壓縮時間。PAM6和PAM8則選擇降低對“頻率”的要求（qiú），轉（zhuǎn）而用更複雜的編碼技巧換取更寬鬆的信號周期，在時間上找到了（le）一條更經濟（jì）的“緩（huǎn）衝道”，本質上（shàng）都是在“時間維度”上的靈活運用。

而這篇DesignCon2026技術論文《PAM6 vs. PAM8 - a Few Considerations more...》聚焦於下（xià）一代 448Gbps 高速有線通信的調製方（fāng）案選擇（zé），在 PAM4 麵臨帶寬瓶頸（其112GHz奈奎斯特頻率接近信道和矽技術的物理極限）的背景下，探討 PAM6 和 PAM8 哪種（zhǒng）高階脈衝幅度調製方案更適合作為 448Gbps 速率的替代路徑。

文章（zhāng）主要的研究方法是（shì）首先基（jī）於（yú）理論分析：建立包含發射機噪聲（shēng）、接收機噪聲、串擾、量化（huà）噪聲、抖動、殘留ISI、DAC非（fēi）線性（RLM）等影響因（yīn）素的數學模型，比較（jiào）PAM4、PAM6、PAM8在相同比特率下的理論信噪比（SNR）和符號誤碼率（lǜ）（SER）等方麵的理論優劣。

然後再通過實驗驗證：使用 7nm CMOS 的 SerDes 模擬前端（duān） （AFE）包含CTLE、時（shí）鍾生成等硬件（jiàn）環境（jìng），及 MATLAB 軟件實現數（shù）字信號處理（FFE、DFE、MLSD、FEC編解碼）等（děng）搭建混（hún）合測試平台，在短通道（~31dB@36.25GHz）和長（zhǎng）通（tōng）道（~44dB@36.25GHz）兩者均近似恒定斜（xié）率上實測 PAM6 與 PAM8 的性能（因為硬件限製，實際用145 Gbps速率測試，但可等比折算到448Gbps）。在（zài）同等噪聲下的對比如下表所示。

從表（biǎo）中可以看出（chū），表麵看PAM8 符號率最低，信道損耗最小，似乎最有利；但（dàn）實際上PAM8電（diàn）平間隔急劇減小，導致對噪聲、非線性（xìng）、量化（huà）誤差極其敏感（gǎn）。理論上的SNR劣勢（7.36dB）需要靠更低的信道損耗來彌補，但實測發現難以完全補回，如下圖所示。

從實測性能上來（lái）看，不（bú）管是長通道還是短通道，PAM8的誤碼率比PAM6高一個（gè）數量級，即使它的信道損耗更低。另外PAM8 對非（fēi）線性非常敏感（gǎn），導致 DFE 抽頭值大（dà）幅下降（從0.5+降至0.1），均衡效果變（biàn）差，PAM6 則相對穩（wěn）健。從FEC糾錯能力看，單KP4 RS(544,514) FEC時（shí），PAM6 短通道可通（tōng）過，長通道接近不達標狀態，而PAM8 短通道和長通道均無（wú）法通過。

下圖顯示通過增加硬解（jiě）碼（HD）漢明300/310內碼後的FEC符號誤差概率，PAM6兩種信（xìn）道案例均獲得（dé）了輕微改善（shàn）。短通道原本已通過KP4目標閾（yù）值，但額外的小幅餘（yú）量不足以使長通道案（àn）例達到KP4 FEC的（de）範圍。

類似地，下圖顯示了相同PAM8通道案例（lì）在添加硬解碼漢明180/189內碼後的FEC符號誤差概率，該圖與上（shàng）麵圖片對（duì）比表明，PAM8的（de）兩種通道案例均（jun1）獲得了更顯著的改善。原本失敗的兩種情況現在都（dōu）通過了KP4目標閾值，短通（tōng）道案例具有相當大的餘量，長通道（dào）案例則勉強通（tōng）過。說明PAM8 必須依賴更強（qiáng）的FEC（更大開銷或（huò）級聯編碼），而這會（huì）增加延遲和功耗。

最後得出關鍵的結論，在 448Gbps 這一代有線通信中（zhōng），盡管 PAM8 能進一步降低信道損耗和符號率，但在實際工程實現中，它對非線性的敏感性、對ADC 量（liàng）化精度的要求、以及更差的抖動縮放特（tè）性，使（shǐ）其整體性能不如（rú）PAM6，換句話說PAM8也（yě）並非 PAM4 的最佳替代者；PAM6 以其更均衡的性能、對非線性和噪聲的相對寬容、以及與（yǔ）現有糾錯技（jì）術（shù）的更（gèng）好配合，在“時間縮微”與（yǔ）“信號完整性”之間取得了更優的（de）折衷。這為後續高速 SerDes 的調製（zhì）方案選擇提供了重要的量化依據和設計指導（dǎo）。

如果未來（lái）信道與矽技術能逼（bī）近 PAM4 的奈奎斯（sī）特帶寬，PAM4 仍是最優選擇。若必須降速，PAM6 相比 PAM8 具備更穩健、更均（jun1）衡的工程候選方案。PAM8 需（xū）要更理想的信道（極低噪聲、高線性度、高分辨率（lǜ）ADC）才能發揮潛力，這在當前技術下（xià）不現實（shí）。PAM6 整體優於 PAM8，在（zài）相同的速率、信道、工藝條件下，PAM6 取得了更（gèng）低的誤碼率、更好的非線性容（róng）限、更均衡的工程實現複雜度。PAM8 的理論“時間縮微”優勢被（bèi）信號完整性問題抵消（xiāo），雖然（rán）降低了符號率（lǜ）（時間壓力減小），但電平間（jiān）隔的（de）大幅縮小帶來了更嚴重的噪聲（shēng）、非線性、量化（huà）誤差問題，最終得不償失。

（本文結合最新的“韜定律”理解和基於DCON26_PAPER_Track09_PAM6vs.PAM8FewConsiderationsMore85_51.pdf文章的解讀，文章內容和大部分圖（tú）片均出自該文章，如果理解有誤，請大家（jiā）提出，我（wǒ）們一定虛心接（jiē）受（shòu）並（bìng）糾正。）

問題來了：

光進銅退，CPC還有機（jī）會嗎？